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Cadenceの設計および検証IPが最新のDDR PHY Interface(DFI)3.1仕様をサポート

2012年5月29日、Cadenceは、同社の設計および検証IPが最新のDDR PHY Interface(DFI)3.1仕様をサポートした事を発表した。

プレスリリース文

DDR PHY Interface(DFI)3.1仕様は、5月29日にそのリリースがDFI Technical GroupよりアナウンスされたばかりのDDR4メモリ向けのインタフェース・プロトコル仕様で、今回仕様のバージョンアップに伴いCadenceは自社の設計IP(DDRコントローラIPおよびDDR PHY)と検証IP(Cadence Verification IP Catalog)をDFI3.1仕様に対応させた。もちろん設計および検証IPとしては業界最速の対応となる。

尚、最新のDFI3.1仕様には、モバイル端末向けのLPDDR3メモリ規格のサポートが追加されているという。

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2012/05/30 )

 

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