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Huaweiの子会社Hisiliconが16nmFinFET設計向けにCadenceのツールとIPの採用を拡大

2014年12月2日、CadenceはHuaweiの子会社Hisiliconによる同社製品の採用を発表した。

プレスリリース文

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発表によるとHisiliconは、16nmのFinFET設計向けにCadenceのデジタル、カスタム/アナログ各種ツールとIPの採用を大幅に拡大した。

Hisiliconは今年9月に業界初となるTSMC 16nm FinFETプロセスを用いたARMベースのネットワーク・プロセッサの設計に成功しており、それを受けてCadence製品の採用拡大を決定した。Cortex-A57ベースの32コア、最大2.6GHz動作の同ネットワーク・プロセッサは、3D-IC設計ツール、エミュレーターを含むCadenceの各種デジタル/アナログ設計ツールとDDR4のIPを用いて設計されたようだ。

尚、今回の16nmのFinFET設計向けのツール採用拡大と合わせて、Hisiliconは10nmおよび7nmプロセス向けの設計フローの構築に向けて、Cadenceと協力強化の契約を締結したという事だ。

今回Hisiliconに採用されたツールは以下の通り。

・デジタル設計ツール
 Encounter® Digital Implementation System
 Tempus™ Timing Signoff Solution
 Voltus™ IC Power Integrity Solution
 Quantus™ QRC Extraction Solution
 Incisive® Enterprise Simulator

・カスタム/アナログ設計ツール
 Virtuoso®カスタムデザイン・プラットフォーム
 Spectre®シミュレーション・プラットフォーム
 Physical Verification System
 Litho Physical Analyzer
 CMP Predictor

・3D-IC設計ツール
 Encounter Digital Implementation System
 Allegro®
 Voltus
 Sigrity™ソリューション

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2014/12/12 )

 

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