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富士ゼロックス、Cadenceの論理合成を使用してMFP向けSoCの面積を8%縮小

2017年10月3日、Cadenceは、富士ゼロックスによる同社の論理合成ツール「Genus™ Synthesis Solution」の採用事例を発表した。

プレスリリース文

発表によると、富士ゼロックスはCadenceの論理合成ツール「Genus™ Synthesis Solution」をプリンター複合機向けSoCの開発に採用。その結果、従来使用していたツールよりもタイミング・クロージャーのスケジュールを50%以上短縮。サブ・ブロックの面積を最大で16%縮小し、チップ全体で8%の面積縮小を実現した。Cadenceはその理由を「Genus」の高精度なフィジカル効果のモデリングにより配置配線処理との性能相関が向上したためとしている。

富士ゼロックスは今回の成果を踏まえ、次世代SoC設計における更なるPPAの最適化を目指し「Genus」を用いたフィジカル最適化フローを評価する予定だという。

なおケイデンスは、今年7月にも「Genus Synthesis Solution」を用いた東芝の成功事例を発表している。
プレスリリース文 

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2017/10/05 ) | トラックバック(0)

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