<?xml version="1.0" encoding="UTF-8"?>
<feed xmlns="http://www.w3.org/2005/Atom">
    <title>EDA　EXPRESS｜日本初！EDAツールのポータルサイト</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/" />
    <link rel="self" type="application/atom+xml" href="http://www.eda-express.com/atom.xml" />
    <id>tag:www.eda-express.com,2009-01-09://1</id>
    <updated>2009-01-12T22:37:03Z</updated>
    
    <generator uri="http://www.sixapart.com/movabletype/">Movable Type Pro 4.23-ja</generator>

<entry>
    <title>富士通マイクロエレ、ケイデンスのローパワー技術で65nm WiMAXデザインを完了</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/65nm-wimax.html" />
    <id>tag:www.eda-express.com,2009://1.30</id>

    <published>2009-01-12T22:34:20Z</published>
    <updated>2009-01-12T22:37:03Z</updated>

    <summary>2009年1月12日、ケイデンスは、富士通マイクロエレクトロニクスが同社のローパ...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="commonpowerformat　cpf　pfiencounterincisive　cadence　ケイデンス" label="Common Power Format　CPF　PFI Encounter Incisive　Cadence　ケイデンス" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月12日、ケイデンスは、富士通マイクロエレクトロニクスが同社のローパワーソリューションを活用し、65nm モバイルWiMAXの設計を成功させた事を発表した。</p>
<p><a href="http://www.cadence.com/cadence/newsroom/press_releases/Pages/pr.aspx?xml=011209_lpsolution">プレスリリース文</a></p>
<p>発表によると、富士通マイクロエレクトロニクスは、富士通のリファレンスデザインフロー3.0を用いて65nm モバイルWiMAXのデザインをテープアウト。同フローにはPower記述フォーマット「CPF」をベースとしたケイデンスのローパワー技術が取り入れられており、富士通マイクロエレクトロニクスはそれら技術によってリーク電流を88％、全体的な消費電力を36％も削減する事に成功。インプリメント環境「Encounter」の自動パワーシャットオフ機能やPLI不要でパワーシャットオフをシミュレーションできる「Incisive」の検証機能などが活用されたという。<br />※CPF：Common Power Format </p>
<p>尚、ケイデンスが中心となって組織しているCPFベース低電力設計の推進組織PFI（Power Forward Initiative）では、Low Power設計のためのメソドロジ・ガイドおよび事例集を発行しており、日本ケイデンスのサイトから<a href="http://www.cadence.co.jp/log/topics1/">日本語版をダウンロード</a>できる。</p>
<p>※<a href="http://www.cadence.co.jp">日本ケイデンス・デザイン・システムズ社</a></p>]]>
        
    </content>
</entry>

<entry>
    <title>2008年Q3(7-9月）世界EDA売上は前年比10.9％減の12億5860万ドル</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/2008q379eda109125860.html" />
    <id>tag:www.eda-express.com,2009://1.28</id>

    <published>2009-01-12T14:31:56Z</published>
    <updated>2009-01-12T21:36:51Z</updated>

    <summary>2009年1月12日、米EDA Consortiumは、2008年度第3四半期（...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="edac　edaconsortium　eda売上" label="EDAC　EDA Consortium　EDA売上" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月12日、米EDA Consortiumは、2008年度第3四半期（7月-9月）の世界EDA売上報告を発表した。</p>
<p><a href="http://www.edac.org/downloads/pressreleases2009/MSS_Q3_2008_PressRelease_20081222_final.pdf">プレスリリース文</a></p>
<p>発表によると、2008年Q3（7月?9月）の世界のEDA売上総額は、前年比10.9％減の12億5860万ドル（約1121億円、＄＝89.12yen換算）。Q2売上と比較すると2.8％減という結果に終わった。</p>
<p>EDA業界の売上は、Q1で前年比1.2％減と3年ぶりに前年割れを記録して以来、Q2で前年比3.7％減、Q3で10.9％減と確実に業績悪化が拡大しており、Q4でも前年比2ケタ減が確実と見られている。</p>
<p>売上減少の要因は、市場の冷え込みが北米だけでなく欧州、日本へと波及したことにあり、Q2では前年比2ケタ増を記録していた両市場も今期は12.9％減（欧州）、15.3％減（日本）と大幅現に反転。アジアその他の地域も含め世界全体で前年比減を記録した。</p>
<p>製品分野別の売上でみると、サービス分野の売上が前年比25％増と大きくアップしたが、主力のCAE分野とIC Physical Design &amp; Verification分野がQ2に続き2ケタ減と壊滅的な状況になりつつある。業界の雇用人員数は、Q2に続いて前年比3.4％増の28176名と増加している 。</p>
<p>2008年Q3の分野別の売上と昨年同時期との比較は以下の通り。<br />※＄＝89.12yen換算（Q1レポート時のレートは＄＝107.13yenだった）</p>
<p>■CAE分野　4億6540万ドル（約415億円）17.6％Down　<br />■IC Physical Design &amp; Verification分野　2億9870万ドル（約266億円）22.3％Down<br />■IP分野　2億6780万ドル（約239億円）1.8％Up<br />■サービス分野　1億3090万ドル（約117億円）25％Up　<br />■PCB/MCM分野　1億480万ドル（約132億円）2.5％Up　</p>
<p>2008年Q3地域別の売上と昨年同時期との比較は以下の通り。</p>
<p>■北米　5億5550万ドル（約495億円）11％Down　<br />■ヨーロッパ　2億4770万ドル（約221億円）12.9％Down　<br />■日本　2億5480万ドル（約228億円）15.3％Down　<br />■アジアその他地域　2億50万ドル（約179億円）0.9％Down　</p>
<p>※<a href="http://www.edac.org/">EDAC（EDA Consortium）</a></p>]]>
        
    </content>
</entry>

<entry>
    <title>Movable Type 4 へようこそ！</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/movable-type-4.html" />
    <id>tag:www.eda-express.com,2009:/eda//1.1</id>

    <published>2009-01-09T09:49:23Z</published>
    <updated>2009-01-09T09:49:23Z</updated>

    <summary>このブログ記事は、Movable Type 4のインストール完了時に、システムに...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        このブログ記事は、Movable Type 4のインストール完了時に、システムによって自動的に作成されたブログ記事です。 新しくなったMT4の管理画面で、早速ブログを更新してみましょう。
        
    </content>
</entry>

<entry>
    <title>アルティウムの「Altium Designer」、CADSTARからのデータインポートが可能に</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/altium-designercadstar.html" />
    <id>tag:www.eda-express.com,2009://1.22</id>

    <published>2009-01-09T02:11:11Z</published>
    <updated>2009-01-11T03:53:40Z</updated>

    <summary>2009年1月9日、WindowsベースのPCBおよびFPGA設計環境を手掛ける...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="altiumアルティウム　altiumdesigner　pcb　図研　cadstar" label="Altium アルティウム　Altium Designer　PCB　図研　CADSTAR" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月9日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッドは、エレクトロニクス製品設計環境「Altium Designer」の最新版Winter 09において、CADstar用インポートウィザードをサポートした事を発表した。</p>
<p><a href="http://www.altium.com/files/corp/media/pdfs/20090109-Altium-supports-CADstar-users-with-new-import-wizard_JP.pdf">プレスリリース文</a>　</p>
<p>アルティウムによると、今回サポートしたCADstar用インポートウィザードは、図研のPCB設計環境CADSTARの設計データを「Altium Designer」上で利用する為のもので、Altium Designerの設計変換ウィザードから利用。設計変換ウィザードでは、CADSTARのほかにAllegro、OrCAD、DXDesigner、PADSによる設計ファイルも読み込むことができる。</p>
<p>※<a href="http://www.altium.co.jp/">アルティウム・ジャパン株式会社<br /></a></p>]]>
        
    </content>
</entry>

<entry>
    <title>2009-1-22</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/2009-1-22-1.html" />
    <id>tag:www.eda-express.com,2009://1.26</id>

    <published>2009-01-08T03:02:50Z</published>
    <updated>2009-01-12T03:29:01Z</updated>

    <summary>第16回FPGA/PLD Design Conference（パシフィコ横浜/2...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="002)EVENT INFO" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<a href="http://www.edsfair.com/conference/fpga_pld.html">第16回FPGA/PLD Design Conference（パシフィコ横浜/23日まで）：ＪＥＩＴＡほか</a>]]>
        
    </content>
</entry>

<entry>
    <title>ケイデンスの新社長兼CEOにリップ・ブー・タン氏が就任</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/ceo.html" />
    <id>tag:www.eda-express.com,2009://1.23</id>

    <published>2009-01-08T02:11:11Z</published>
    <updated>2009-01-11T04:56:07Z</updated>

    <summary>2009年1月9日、ケイデンスは、同社の社長兼CEO（最高経営責任者）にリップ・...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="ケイデンス　cadenceリップ・ブー・タンlipbutan" label="ケイデンス　cadence リップ・ブー・タン Lip-Bu Tan" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月9日、ケイデンスは、同社の社長兼CEO（最高経営責任者）にリップ・ブー・タン（Lip-Bu Tan）が就任した事を発表した。</p>
<p><a href="http://www.cadence.co.jp/news/h20-1-9.html">プレスリリース文</a>　</p>
<p>ケイデンスによると、タン氏は米国マサチューセッツ工科大学において、原子工学の修士課程を修め、米国サンフランシスコ大学において経営学修士を取得。2004年よりケイデンスの取締役会の一員となり、取締役として「Finance and Technology Committees」のメンバーを務めてきた。</p>
<p>昨年10月の旧経営陣の退任後は、複数の幹部で構成するケイデンスの暫定経営組織のメンバーと、ケイデンスの取締役会の暫定副会長として業務に従事しており、その手腕を買われ今回の社長件CEO就任へと至った。</p>
<p>タン氏は、社長兼CEO就任後も引き続き取締役会のメンバーとして活動を継続。同氏は、1987年にタン自身が創立したベンチャー・キャピタルであるWalden Internationalの会長という顔も持つ。</p>
<p>※<a href="http://www.cadence.com/cadence/executive_team/Pages/bio_ltan.aspx">タン氏プロフィール</a></p>
<p>※<a href="http://www.cadence.co.jp/">日本ケイデンス・デザイン・システムズ社</a></p>
<p>※<a href="http://www.waldenintl.com/main/index.asp">Walden International社</a><br /></p>]]>
        
    </content>
</entry>

<entry>
    <title>アパッチが次世代パワーインティグリティ解析ツール「RedHawk-NX」を発表</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/redhawk-nx.html" />
    <id>tag:www.eda-express.com,2009://1.29</id>

    <published>2009-01-07T22:00:43Z</published>
    <updated>2009-01-12T22:04:36Z</updated>

    <summary>2009年1月7日、パワー・インテグリティ解析ツールを手掛ける、米Apache ...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="apachedesignsolutions　アパッチ　redhawk" label="Apache Design Solutions　アパッチ　RedHawk" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月7日、パワー・インテグリティ解析ツールを手掛ける、米Apache Design Solutions社は、新製品「RedHawk-NX」を発表した。</p>
<p><a href="http://www.apache-da.com/apache-da/Home/NewsandEvents/PressReleases/01.07.09.html">プレスリリース文</a></p>
<p>発表によると、新製品「RedHawk-NX」には「hierarchical dynamic power analysis」と呼ぶ業界初の解析技術が実装されているほか、マルチコアもサポート。次世代のダイナミック・パワーインティグリティ解析ツールとして、5億ゲート規模のデザインを取り扱う事が可能だという。</p>
<p>同社は研究開発への投資を続け、2002年に「RedHawk-SD」、2005年に「RedHawk-EV」、そして今回の「RedHawk-NX」と3年おきに新世代のダイナミック・パワーインティグリティ解析ツールをリリースし、半導体各社の先進的なニーズに応え続けており、それが23四半期連続の売上増達成という結果に繋がっている。 </p>
<p>※<a href="http://www.apache-da.com/">Apache Design Solutions</a><br /></p>]]>
        
    </content>
</entry>

<entry>
    <title>ストレージ/ネットワークの米Hifnがプロセッサ開発でコーウェアのESL技術を採用</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/hifnesl.html" />
    <id>tag:www.eda-express.com,2009://1.21</id>

    <published>2009-01-07T02:11:11Z</published>
    <updated>2009-01-11T03:04:52Z</updated>

    <summary>2009年1月5日、ESLツール大手のコーウェアは、ストレージ、セキュリティ、ネ...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="eslcowareコーウェア　hifn　platformarchitect　systemc" label="ESL CoWare コーウェア　Hifn　Platform Architect　SystemC" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月5日、ESLツール大手のコーウェアは、ストレージ、セキュリティ、ネットワーク分野のソリューションを手掛ける米Hifn社が同社の「ESL 2.0ソリューション」を採用したことを発表した。</p>
<p><a href="http://www.coware.co.jp/news/2009/2009.1.05.html">プレスリリース文</a>　</p>
<p>Hifn社はネットワークやストレージ向けのプロセッサを提供しており、その開発プロセスの改善を狙いコーウェアのESL技術を採用。具体的にはコーウェアの仮想開発環境「CoWare Platform Architect」を用いる事で、開発プロセスの初期段階におけるハードとソフトの協調設計の実現を目指すという。</p>
<p>コーウェアの「ESL 2.0ソリューション」は、単なる開発ツールの提供だけではなく、SystemCをベースとしたデザイン・メソドロジが包含されており、ESL技術によって開発コストの削減を目指す企業に受け入れられている。</p>
<p>※<a href="http://www.coware.co.jp/">コーウェア株式会社</a></p>
<p>※<a href="http://www.hifn.com/">Hifn社</a><br /></p>]]>
        
    </content>
</entry>

<entry>
    <title>2009-1-22</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/2009-1-22.html" />
    <id>tag:www.eda-express.com,2009://1.17</id>

    <published>2009-01-06T15:01:25Z</published>
    <updated>2009-01-12T03:27:51Z</updated>

    <summary>Electronic Design and Solution Fair 2009...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="002)EVENT INFO" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p><a href="http://www.edsfair.com/" target="_blank">Electronic Design and Solution Fair 2009（パシフィコ横浜/23日まで）：JEITA</a></p>]]>
        
    </content>
</entry>

<entry>
    <title>2009-1-21</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/2009-1-2.html" />
    <id>tag:www.eda-express.com,2009://1.25</id>

    <published>2009-01-05T02:55:27Z</published>
    <updated>2009-01-12T02:59:25Z</updated>

    <summary>Allegro Design Workbench 製品紹介セミナー（新横浜）：日...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="002)EVENT INFO" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<font color="#800080"><a href="http://www.cadence.co.jp/ADW_Seminar.pdf">Allegro Design Workbench 製品紹介セミナー（新横浜）：日本ケイデンス/イノテック</a></font>]]>
        
    </content>
</entry>

<entry>
    <title>TOOLのOASISデータハンドリングツールを富士通マイクロエレクトロニクスが採用</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2009/01/tooloasis.html" />
    <id>tag:www.eda-express.com,2009://1.20</id>

    <published>2009-01-05T02:11:11Z</published>
    <updated>2009-01-11T02:34:07Z</updated>

    <summary>2009年1月5日、バックエンド設計向けの多目的表示プラットフォームを手掛ける、...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    <category term="tool　oasis　gds　富士通マイクロエレクトロニクス　oasisutility" label="TOOL　OASIS　GDS　富士通マイクロエレクトロニクス　OASIS-Utility" scheme="http://www.sixapart.com/ns/types#tag" />
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<p>2009年1月5日、バックエンド設計向けの多目的表示プラットフォームを手掛ける、日本のEDAベンダTOOL社は、同社のOASISデータハンドリングツール「OASIS-Utility」を富士通マイクロエレクトロニクスが採用した事を発表した。</p>
<p><a href="http://www.tool.co.jp/NewsItem/Lavis/News20090105Jp/">プレスリリース文</a></p>
<p>TOOLの提供する「OASIS-Utility」は、既存のレイアウトデータフォーマット「GDS」から次世代レイアウトデータフォーマット「OASIS」への移行作業を効率化するすための支援ツールで、同最新版では、指定された検査条件にもとづき、値の範囲や図形の形状といった検査をセルの階層展開を行いながら高速に実行することが可能。また、OASISデータに含まれる様々な情報を単にDUMP出力するだけでなく、階層構造やセルの一覧、図形サマリなどの情報も個別に出力できる。</p>
<p>富士通マイクロエレクトロニクスは、OASISデータ受け入れのためのインフラ整備を加速させるためにTOOLの「OASIS-Utility」の採用を決定。同ツールを用いる事でこれまでボトルネックとなっていたOASISデータの受け入れ検査を高速に処理できるようになるという。</p>
<p><br />※<a href="http://www.tool.co.jp">TOOL株式会社<br /></a></p>
<p>※<a href="http://jp.fujitsu.com/group/fml/">富士通マイクロエレクトロニクス株式会社</a><br /></p>]]>
        
    </content>
</entry>

<entry>
    <title>アルティウム、PCB/FPGA統合設計環境「Altium Designer」をバージョンアップ</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2008/12/pcbfpgaaltium-designer.html" />
    <id>tag:www.eda-express.com,2008://1.10</id>

    <published>2008-12-22T14:51:17Z</published>
    <updated>2009-01-09T14:52:13Z</updated>

    <summary>2008年12月12日、WindowsベースのPCBおよびFPGA設計環境を手掛...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<span class="news-comment"><font size="3">2008年12月12日、WindowsベースのPCBおよびFPGA設計環境を手掛ける、豪アルティウム リミテッド社は、同社製品「Altium Designer」の最新版「Winter 09」を発表した。<br /><br />プレスリリース：<br /></font><a href="http://www.altium.com/files/corp/media/pdfs/20081212AltiumDeliversAltiumDesignerWinter09_JP.pdf" target="_blank"><font size="3">http://www.altium.com/files/corp/media/pdfs/20081212AltiumDeliversAltiumDesignerWinter09_JP.pdf</font></a><br /><br /><font size="3">「Altium Designer Winter 09」では、基板設計作業中にプリント基板をリアルタイムに３次元表示するグラフィック・エンジンのアップグレード、インタラクティブ配線エンジンの改良、設計ファイルのバージョン管理強化など計40の新機能を投入。また、「Altium Designer」とは独立したFPGAをテストするためのダッシュボードも新たに用意され、FPGAの内部機能のテストやモニタリングも可能となった。<br /><br />今回のバージョンアップでは、PCB設計を中心に更にユーザビリティが高められ、PCB/FPGA開発のTAT短縮に貢献。<br />価格は、年間ライセンスで基本セット：717000円、拡張セット：1955000円で提供される。<br /><br />※アルティウム・ジャパン株式会社<br /></font><a href="http://www.altium.co.jp/" target="_blank"><font size="3">http://www.altium.co.jp/</font></a></span>]]>
        
    </content>
</entry>

<entry>
    <title>ケイデンス、パラレル処理対応の新たな回路シミュレータを発表</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2008/12/post.html" />
    <id>tag:www.eda-express.com,2008://1.9</id>

    <published>2008-12-22T14:50:20Z</published>
    <updated>2009-01-09T14:53:23Z</updated>

    <summary>2008年12月12日、ケイデンスは新製品「Virtuoso Accelerat...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<span class="news-comment"><font size="3">2008年12月12日、ケイデンスは新製品「Virtuoso Accelerated Parallel Simulator (APS)」を発表した。<br /><br />プレスリリース：</font><a href="http://www.cadence.co.jp/news/h20-12-12.html" target="_blank"><font size="3">http://www.cadence.co.jp/news/h20-12-12.html</font></a><br /><br /><font size="3">発表によると、「Virtuoso Accelerated Parallel Simulator」は、既存の「Virtuoso Spectre Circuit Simulator」の精度を保ちながら、マルチスレッド処理によりシミュレーション速度を大幅に向上。新たなシミュレーションエンジンは、単一スレッドでも「Virtuoso Spectre Circuit Simulator」以上のパフォーマンスを発揮できる。<br /><br />発表に寄せられた先行ユーザーのコメントによると、「Virtuoso Accelerated Parallel Simulator」を用いる事で既存SPICEよりも10倍/20倍の生産性を実現できているという。<br /><br />※日本ケイデンス・デザイン・システムズ社<br /></font><a href="http://www.cadence.co.jp/news/h20-12-12.html" target="_blank"><font size="3">http://www.cadence.co.jp/news/h20-12-12.html</font></a></span>]]>
        
    </content>
</entry>

<entry>
    <title>ケイデンス売上報告、2008年Q3は前年比42％減の2億3200万ドル（約220億円）</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2008/12/2008q34223200220.html" />
    <id>tag:www.eda-express.com,2008://1.8</id>

    <published>2008-12-12T14:37:03Z</published>
    <updated>2009-01-09T14:49:52Z</updated>

    <summary>2008年12月10日、ケイデンスは2008年Q3（7月?9月）の売上を約1月半...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<span class="news-comment"><font size="3">2008年12月10日、ケイデンスは2008年Q3（7月?9月）の売上を約1月半遅れで報告した。<br /><br />プレスリリース：<br /></font><a href="http://www.cadence.com/cadence/newsroom/press_releases/Pages/pr.aspx?xml=121008_Q308earnings" target="_blank"><font size="3">http://www.cadence.com/cadence/newsroom/press_releases/Pages/pr.aspx?xml=121008_Q308earnings</font></a><font size="3">（英文）<br /><br />発表によると、ケイデンスの2008年Q3の売上は前年同時期より42％減の2億3200万ドル。（約220億円　＄＝95.1yen換算）収支は赤字となり1億6900万ドル（約160億円）の損益を計上した。また、ケイデンスはQ3の売上報告と合わせてQ1およびQ2の収支報告を訂正。2008年1月?6月の合計損益額を約4600万ドルとした。<br />※金額は全てGAAP基準による会計結果<br /><br />尚、ケイデンスはQ4の売上を2億1500万?2500万ドルと予測。このままいくと同社の2008会計年度の合計売上額は、前年比約37％減の10億3000万ドル程度となる。<br /><br />※日本ケイデンス・デザイン・システムズ社<br /></font><a href="http://www.cadence.co.jp/" target="_blank"><font size="3">http://www.cadence.co.jp</font></a></span>]]>
        
    </content>
</entry>

<entry>
    <title>アルデック、Actelユーザー向けプロトタイピング・アダプタボードのリリースとLINTツールのバージョンアップを発表</title>
    <link rel="alternate" type="text/html" href="http://www.eda-express.com/2008/12/actellint.html" />
    <id>tag:www.eda-express.com,2008://1.7</id>

    <published>2008-12-12T14:34:05Z</published>
    <updated>2009-01-09T14:35:52Z</updated>

    <summary>論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、...</summary>
    <author>
        <name>admin</name>
        
    </author>
    
        <category term="001)NEWS" scheme="http://www.sixapart.com/ns/types#category" />
    
    
    <content type="html" xml:lang="ja" xml:base="http://www.eda-express.com/">
        <![CDATA[<span class="news-comment"><font size="3">論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、2008年12月1日および12月8日に、Actelユーザー向けプロトタイピング・アダプタボードのリリースとLINTツールのバージョンアップを発表した。<br /><br />プレスリリース：<br /></font><a href="http://www.aldec.co.jp/news/news_12_01_2008.htm" target="_blank"><font size="3">http://www.aldec.co.jp/news/news_12_01_2008.htm</font></a><font size="3">（アダプタボード：12月1日）<br /></font><a href="http://www.aldec.co.jp/news/news_12_08_2008.htm" target="_blank"><font size="3">http://www.aldec.co.jp/news/news_12_08_2008.htm</font></a><font size="3">（LINTツール：12月8日）<br /><br />アルデックによると今回新製品として発表したプロトタイピング・アダプタボードは、Actel社の大規模アンチヒューズFPGA「RTAX4000S」のプロトタイピング向けのアダプタボードで、ActelのフラッシュFPGA「ProASICR3 A3PE3000」を2個搭載。書き換え可能、再利用可能（取り外し可能）というメリットを提供し、航空宇宙産業で多く使用されている「RTAX4000S」のプロトタイピング検証の効率化、低コスト化を実現する。<br /><br />LINTツール「ALINT」は、新バージョンの「ALINT 2008.10」にてVHDL/Verilogの混在HDLファイルのチェックをサポート。既存のVerilogコードのLINTチェックに加えVHDLコードについてもチェックが可能となった。その他、チェック対象ルールの設定やチェック結果表示等についても機能拡張が行われた。<br /><br />「ALINT」はLINTツールとして、STARCの「RTL設計スタイルガイド」VerilogHDL編第2版およびVHDL編初版に準拠したLINTチェックが可能で、アルデック社が策定したルールを利用したチェックやユーザー独自のルール設定によるチェックも可能。現在キャンペーン中でALINTに関するアンケートに答えると特別価格でALINTを購入できるほか、抽選で「RTL設計スタイルガイド」VerilogHDL編第2版またはVHDL編初版が当たる。<br /><br />※アルデック・ジャパン株式会社<br /></font><a href="http://www.aldec.co.jp/" target="_blank"><font size="3">http://www.aldec.co.jp</font></a><br /><br /><font size="3">※アクテルジャパン株式会社<br /></font><a href="http://www.actel.com/intl/japan/" target="_blank"><font size="3">http://www.actel.com/intl/japan/</font></a><br /><br /></span>]]>
        
    </content>
</entry>

</feed>
