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Cadenceが7nm DDR5 IPのプロトタイプに成功、データ転送レート4400Mbpsを達成

2018年5月2日、CadenceはDDR5メモリ・インタフェースIPのプロトタイプについて発表した。

プレスリリース文

発表によるとCadenceはTSMC 7nmプロセスでDDR5のPHYおよびコントローラのプロトタイプを作成。MicronのDDR5 DRAMのプロトタイプと共に動作する事を確認した。プロトタイプによるデータ転送レートは4400Mbpsを達成したという。

DDR5規格は未だ完成していないが今年の夏にはJEDECが最終仕様を策定する計画。
CadenceによるDDR5 IPのシリコン化は業界初でその詳細は4月末に開催された「TSMC Technology Symposium」で発表された。

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2018/05/15 )

 

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