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Cadenceがシステムレベルの検証IP群を発表、チップレベルの検証効率を2ケタ向上

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2020年10月13日、Cadenceは検証IPの新たな製品群「Cadence® System-Level Verification IP (System VIP)」 を発表した。

プレスリリース

Cadenceによると新製品「System VIP」は、テストベンチアセンブリ、バスおよびCPUのトラフィック生成、キャッシュコヒーレンシーの検証、システムパフォーマンスのボトルネック解析など、システムレベルのチップ検証を狙うもので、同検証IPで生成したテスト環境はCadenceのシミュレーション、エミュレーション、プロトタイピングの各エンジンで使用することが可能。シリコン開発後の立ち上げ検証にも拡張して使用できるという。

「System VIP」には以下のツール、ライブラリが含まれており、Cadenceはこれらを利用することで大規模チップのチップレベルの検証効率を最大10倍向上できると説明している。

・System Testbench Generator:
 複雑なメモリ、キャッシュ、インタフェース、バスのコンフィグレーションに応じてSoCのテストベンチを自動的に生成

・System Traffic Libraries:
 コヒーレンシー、パフォーマンス、PCIe、NVMeサブシステムなど、System VIPのテストベンチに組み込む各種ライブラリ

・System Performance Analyzer:
 メモリーサブシステム、インターコネクト、ペリフェラルの包括的なパフォーマンス解析、レポート、可視化環境

・System Verification Scoreboard:
 コヒーレント・インターコネクト、メモリ、ペリフェラルに対応するスコアボード
 包括的なデータ、キャッシュコヒーレンシー・チェッカーを提供

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※画像はCadence Web上のデータ


既に「System VIP」を導入しているルネサスエレクトロニクスの浅野氏(共通EDA技術開発統括部 デザインメソドロジ部 部長)は、CadenceのXceliumおよびPalladiumをベースとした既存の検証環境に「System VIP」を追加したことで、自動化やスティミュラス再利用が向上。SoCの検証効率が10倍向上したとコメントしている。

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2020/10/15 )

 

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