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CadenceがTSMC N5向けのDDR5/LPDDR5とN6/N7向けのGDDR6 IPを発表

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2020年10月7日、CadenceはTSMCの先端プロセス向けのDDR5/LPDDR5およびGDDR6 メモリIPを発表した。

プレスリリース(DDR5/LPDDR5)
プレスリリース(GDDR6)

DDR5/LPDDR5 メモリIPはTSMCの5nm 最先端プロセスのN5向けに、GDDR6 メモリIPはN6/N7プロセス向けに用意された。
いずれの製品もPHY, コントローラ, 検証IPで構成され、既にシリコン実績がある。GDDR6 メモリIPは今後N5プロセスにも対応する予定だ。

日本ケイデンス・デザイン・システムズ社

= EDA EXPRESS 菰田 浩 =

(2020/10/08 )

 

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