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設計・検証IPのSmartDVがテストベンチ・ジェネレータ「SmartConf」を発表

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2020年10月6日、各種設計/検証IPを手掛けるインドのSmartDVは、新製品のテストベンチ・ジェネレータ「SmartConf」を発表した。

プレスリリース

発表によると「SmartConf」は、Verilog、SystemVerilog、SystemC、UVMに対応するテストベンチ・ジェネレータで、GUIベースでテストベンチの構成を入力することで所望のテストベンチを各種言語、形式で自動生成することができる。当然ながらSmartDVの提供する各種検証IPをサポートしており、シミュレーション、エミュレーターを用いたSoCテストやFPGAプロトタイピングなど、様々な用途に利用できる。

「SmartConf」にはテストベンチ生成の設定・構成入力用ウィンドウの他に、スコアボードやテスト実行リストの追跡用ウィンドウも用意されており、各種テストデータの保存や復元も可能。GUIを用いずにテキスト入力によりテストベンチの構成を入力できるオプションもある。また「SmartConf」は、SmartDVのビジュアル・プロトコル・デバッガー「ViPDebug™」に直接リンクすることも可能。「ViPDebug™」はプロトコルの解析・デバッグ用のツールであらゆるプロトコルに対応、様々な検証環境で利用できる。

SmartDVは設計・検証IPのラインナップを拡大する一方で、それらを活用する周辺環境の整備にも力を注いでいる。

SmartDV
株式会社ネクストリーム(SmartDV製品日本代理店)

= EDA EXPRESS 菰田 浩 =

(2020/10/07 )

 

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