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TSMC先端N3E/N4P/N5プロセスへのEDA各社の対応状況

2022年6月16日、TSMCはサンタクララで開催した2022 TSMC Technology Symposiumで最新のプロセス・ロードマップを発表。この発表前後にEDA各社はTSMCの各種先端プロセスへの製品対応を発表した。

■Cadenceの対応

・デジタルおよびアナログ/カスタム設計フローがN3EおよびN4Pプロセス向けに認証される
既にN3EおよびN4PプロセスのPDKと設計フローを提供しており、先行顧客が既に複数のテストチップのテープアウトを完了している

・N5プロセス向けの設計IPが幅広い顧客層に採用、N3、N4プロセスでも複数の先行プロジェクトが進行中
Cadenceの提供するTSMC N5プロセス向けの設計IPポートフォリオ:
112/56/25/10 Gbps Ethernet PHY/MAC、PCIe 6.0/5.0/4.0/3.1 PHY/コントローラ、40Gbps UltralinkTM D2D PHY、GDDR6、DDR5/4、LPDDR5/4xをサポートするPHY/コントローラなど

・RF IC設計ソリューションがN6RFプロセスをサポート
既にN6RFプロセスのPDKと設計フローを提供しており、先行顧客が開発を進行中

■Siemensの対応

・配置配線ツール「Aprisa」がN5およびN4プロセス向けに認証される
・物理検証ツール「Calibre nmPlatform」、回路シミュレータ「AnalogFastSPICE」がN3EおよびN4Pプロセス向けに認証される

■Synopsysの対応

・デジタルおよびアナログ/カスタム設計フローがN3EおよびN4Pプロセス向けに認証される
・主要なFoundationIPおよびInterfaceIPがN3EおよびN4Pプロセスで利用可能に
N6RFプロセス向けのRF設計リファレンスフローをAnsys, Keysightと構築

なお現状チップ設計可能な最先端プロセスとなるN3Eは、2023の下半期から量産が始まる予定。
TSMCによるとN3Eは対N5比で18%高速、パワーは34%減、トランジスタ密度は1.6倍。
更に発表されたばかりのN2は、2025年から量産開始予定で、N3E比で15%高速、パワーは25?30%減、トランジスタ密度は1.1倍以上ということだ。

TSMC

= EDA EXPRESS 菰田 浩 =

(2022/06/20 )

 

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