NEWS

 
SIEMENS
s2c
DTSインサイト
 

まもなくTSMC OIP Forum開催、TSMCの最新3nmプロセス「N3E」の状況

ここ最近、TSMCの独自イベント「TSMC OIP Forum」の開催を前に、TSMCの第二世代の3nmプロセステクノロジ「N3E」に関する話題がにわかに活発化しつつある。

TSMCは今年生産を開始した最初の3nmプロセスN3に続いて、その改良版のN3E、パフォーマンスを強化したN3P、トランジスタ密度を向上させたN3S、ハイパフォーマンス・アプリケーション向けのN3Xと複数のN3プロセスのラインナップを計画している。

そんな中、昨日10月25日にカナダのIPベンダAlphawave IPが「N3E」でのテープアウト事例を発表した。

プレスリリース

Alphawave IPがN3Eプロセス製の最初のテストチップの一つとしてテープアウトしたのは、「ZeusCORE 100」という製品名の最先端のマルチスタンダーSerDesで、45dBを超えるエクストラロング・チャンネルと、800G Ethernet、OIF 112G-CEI、PCIe GEN6、CXL3.0など最先端の規格をサポートしている。

Alphawave IPは10月26日にカリフォルニア州サンタクララで開催されるTSMC OIP Forumで同製品を展示する予定だという。

TSMCのN3Eプロセスは、既存のN5プロセスと比較して速度18%向上、パワー34%削減、ロジック密度1.7倍と公称されており、早ければ来年半ばから量産が開始される予定となっている。

■EDAベンダの動き

TSMCのN3Eプロセスの量産立ち上げに向けてEDAベンダーも動いており、このほどCadenceとSynopsysが相次いでN3Eプロセス向けのツール認証を発表している。

Cadenceの発表
Synopsysの発表

両社ともにデジタルおよびカスタム設計ツール群がN3Eプロセス向けの設計で利用可能となったことを発表しているが、CadenceはN3Eと同時にN4Pプロセスにも対応したことをアピール。一方のSynopsysは豊富なIP群もN3Eをサポートしたことに加え、「IC Validator」を使用したクラウド上でのフィジカル検証がN3E向けデザインにも対応したことを強調している。

TSMCの製造プロセス別売上比率は既に7nm/5nmの売上が過半を占めており、3nmプロセスの立ち上がりによりその売上の70%近くが16nm以降の先端プロセスになる見通しだ。

Alphawave IP
日本ケイデンス・デザイン・システムズ社
日本シノプシス合同会社

= EDA EXPRESS 菰田 浩 =

(2022/10/26 )

 

ページの先頭へ