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AccelleraがSystemVerilog MSI ワーキンググループを始動
2024年2月7日、EDAおよびハードウェア設計言語の標準化団体Accellera Systems Initiativeは、標準化活動における新たなワーキンググループ「SystemVerilog Mixed-Signal Interface Types Working Group」の立ち上げを発表した。
SystemVerilog Mixed-Signal Interface Types (SystemVerilog MSI) WGは、ミックスドシグナル設計を扱うためのSystemVerilogの拡張に取り組む予定。具体的には、異なる種類の信号間の接続や変換、統合の仕組みを作ることで、アナログ・モデルとSystemVerilogデザインの連係を容易にすることを目指す。
新標準は、2023年版IEEE Std 1800 SystemVerilogのアデンダム（addendum）として公開される予定で、Verilog-AMSにあった制限を無くしVerilog-AMS および UVM-MS標準を用いた設計効率の向上が期待されている。
現在Accelleraでは、SystemVerilog MSI以外にSystemVerilog-AMS、UVM-AMSと2つのミックスドシグナル設計向けのWGが活動している。
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