ブロックレベル・プロトタイピング

デザイン全体をFPGAプロトタイプにマッピングすることは、特に膨大なデバイスが必要な場合では難しいかもしれません。トランザクタを使用することにより、ブロックごとにデザインをマッピングし、各ブロックをRTLベースのシミュレーション結果と比較検証することができます。この手法は、特に異なるチームが個別にIPブロックを開発する場合に効果的です。また、このアプローチは、インテグレーション工程に発生する問題回避にも役立ちます。

シミュレーションの高速化

RTLレベルのシミュレーションだけでは、大規模デザインの検証が非常に遅くなる場合があります。シミュレーション環境からFPGAプロトタイプへデザインをマッピングすることで、高性能かつサイクルアキュレートでのテスト環境を構築することが可能です。このようなシステムは、RTLレベル・シミュレーションの3桁以上に相当する数百キロヘルツで駆動することができます。

デザイン・デバッギング

FPGAでの複雑なデザインのデバッグは、特に膨大なFPGAの内部メモリが必要な場合には困難です。トランザクション・レベルのインターフェイスを使用することにより、メモリの内外で膨大なデータを簡単かつ高速に転送することができます。この手法は、メモリやレジスタに保存されたデザイン状態を読み込む場合や、メモリに状態を書き込む場合に使用することができ、デバッグに必要なデザイン・ステータスを迅速に得ることが可能です。

コーナーケース・テスト

インサーキット・テストは、恐らく今日プロトタイピングを行う最も重要な理由でしょう。しかし、通常インサーキット・テストは、常に完全なテストカバレッジを保証するわけではない制約の弱いランダムテストで、実際の操作状態を反映するものではありません。トランザクタ・インターフェイスを使用することにより、シミュレーションを実行したテストケースをプロトタイプ上で直接駆動することができ、このテストケースを即座に利用し、整合性を確認することができます。さらに、このテストケースを簡単に大容量データにまで広げ、コーナーケースや検出が難しいバグのカバレッジに利用することが可能です。

開発を大幅に促進するシステム改善のエンジン

FPGAベース・プロトタイプにトランザクタ・インターフェイスを加えることにより、様々な方法で簡単に新しいシステムを開発することができます。ビヘイビア・モデルについてご説明したように、アーキテクチャは改善され、ブロックの機能性は確定されます。このようなブロックは最終的には新しいシステムの一部として定義され、実装されます。しかし、RTLで定義され、記述されたブロックは次世代システムのIPになり、この開発工程を繰り返し使用することが可能です。このように、FPGAプロトタイピング・プラットフォームは開発を大幅に促進するシステム改善のエンジンとなり得ます。